| |
|
Bitte beachte die Copyrighthinweise.
Zähler 2
Aufgabenstellung
· Mit einem 4029-Baustein soll eine binäre Zählfolge von 200-3 (abwärts) realisiert werden.
· Das Signal für den Preset-Enable soll genau einen Takt lang an einem Ausgang vorliegen.
· Es ist eine normgerechte Schaltung zu zeichnen.
1 Erstellung/Funktionsweise der Schaltung
Da kein IC mit einem 8fach-AND-Gatter vorhanden war, wurde dieses in zwei NOR und ein AND aufgspaltet.
X0ÆX2ÆX3ÆX4ÆX5ÆX6ÆX7 = (X0ÆX2ÆX3)Ú(X4ÆX5ÆX6ÆX7)
Am Clock-Eingang gelangen die Zählimpulse in die Schaltung und werden von D1/D2 ausgewertet. Über M1 (UB · Binär) und M2 (Masse · Down) wird der Zählmodus eingestellt.
Der Übertrag zur nächsten Dekade erfolgt über CO und CL ENABLE. Der 15pF-Kondensator soll Laufzeitprobleme unterbinden. Am ersten Baustein muß der CL EN auf Masse gelegt werden, da ansonsten der Clock gesperrt würde.
Über die AND-Gatter D3-D5 wird das Erreichen des Endzählstands ausgewertet und das Rücksetztsignal erzeugt, welches über das JK-FF verlängert wird:
Sobald am Preset Enable eine Eins anliegt, werden die JAM-Eingänge JA-JD sofort auf die Ausgänge geschrieben. Deshalb muß der Zähler in dem Moment, in dem er auf den Zählstand 2 springt, auf 200 gesetzt werden. Für den kurzen Moment, in dem der Zähler auf 2 steht, erscheint am Ausgang von D5 eine 1, die neben den Preset Enable auch zu dem SET-Eingang des JK-Flip-Flop gelangt und es setzt.
Beim nächsten Taktimpuls wird das JK-FF wieder zurückgesetzt.
Die Teilschaltung der AND-Gatter D3-D5 braucht nur die Nullen auszuwerten, da an X1 nie gleichzeitig mit X0 und X2-X7 eine auftreten kann, da dies dem Zählstand 0 entsprechen würde.
Eine mögliche Gefahr besteht durch Laufzeitprobleme. die den Zähler zu früh zurücksetzten könnten.
2 Messungen an der Schaltung
Bei allen folgenden Diagrammen ist im oberen Teil der Clock-Eingang zu sehen, der untere ist jeweils bezeichnet.
2.1 Vorbereitungen
Die Tastköpfe des Oszilloskops wurden vor der Messung abgeglichen.
Danach wurde die Schaltung auf einem Testbrett aufgebaut ,wobei auf kurze Leitungen geachtet wurde. Betriebsspannung 10V. Am CL wurde der Frequenzgenerator G1 angeschlossen.
2.2 Ausgang A mit hoher Zeitauflösung
Interpretation der Meßergebnisse:
Nachdem der Clock auf Eins geht, dauert es noch 150 ns, bis am Ausgang A eine Eins erscheint. Diese Verzögerung entsteht durch die 4029er, AND-Gatter und das JK-FF. Desweiteren treten heftige Einschwingvorgänge auf.
Die letzten 50 ns, in denen die Schwingungen nicht mehr so heftig sind wird von tON des JK-FF in Anspruch genommen, weil (vergl. 2.4, in dem die Zeit der Gatter und 4029er 100 ns beträgt).
2.3 Ausgang A mit geringer Zeitauflösung
Interpretation der Meßergebnisse:
Hier ist die richtige Funktionsweise des Ausgangs A zu erkennen: Er bleibt wie gefordert Einen Takt lang auf Eins.
Interpretation der Meßergebnisse:
Hier ist die kurze Spitze am Ausgang von D5 genau zu erkennen. Die Verzögerung von 100 ns einsteht durch die 4029er und die AND-Gatter. Die ON-Zeit von 75 ns reicht bereits für eine Übernahme der JAM-Eingänge.
2.5 Carry Out D1/Clock Enable (Carry In) D2
Interpretation der Meßergebnisse:
Hier ist gut zu erkennen, daß der CO von D1 jeweils für einen Takt auf Null geht und somit über den CL Enable von D2 selbiger Eins weiterzählt.
2.6 Binärstelle X7
Interpretation der Meßergebnisse:
X7 bleibt für 27 = 128 Impulse (hier schlecht erkennbar) auf 1.
2.7 Binärstelle X6
Interpretation der Meßergebnisse:
Dieser Ausgang ist der Beweis, daß der Zähler richtig zählt:
Bei X6 muß eine Pegeländerung nach 26 = 64 Impulsen erfolgen. Die Änderungen erfolgen bei 64, 128, 192 und schließlich 200 (kürzerer Impuls) (rot eingetragene Zahlen).
2.8 Binärstelle X0
Interpretation der Meßergebnisse:
Bei jedem Zählimpuls wechselt X0 laut Binärcode richtigerweise.
